目录 valid/ready握手协议 valid/ready状态机 verilog实现代码 波形文件 valid/ready握手协议 在两个模块之间传输数据时候,可以使用valid/ready握手协议,保证数据传输的有效性。发送方准备发送数据时,它发送valid信号给接收方,接收方准备好可以接收数据时候,他发送ready信号给发送方,在valid和ready信号都置高的时钟上升沿,开始传送数据。 valid/ready状态机 发送方接收方都会处于下图所示四个状态之一,它们的状态转化图如下 verilog实现代码 发送模块,文件名称:transmitter.sv `times...

  MK6CAjfbcKQ2   2024年08月07日   61   0   0 Verilog

目录 异步fifo实现中要解决的问题 信号同步到那个时钟域 读写指针转化为格雷码 格雷码表示的读写地址如何判断空满? 异步fifoverilog代码 异步fifo实现中要解决的问题 异步fifo和同步fifo功能相似,但是它的读写由两个时钟信号控制,所以它的设计和同步fifo不同,需要考虑更多的因素。 信号同步到那个时钟域 我们知道,写fifo和写地址更新肯定在写时钟域,也就是在wr_clk的时钟上升沿用以下代码进行更新。 always@(posedgewr_clkornegedgewr_rst_n)begin if(!wr_rst_n) wr_ptr<=0...

  MK6CAjfbcKQ2   2024年08月07日   57   0   0 Verilog

目录 格雷码的介绍 二进制码转化为格雷码 格雷码转化为二进制码 verilog实现代码 格雷码的介绍 在一组数的编码中,若任意两个相邻的代码只有一位二进制数不同,则称这种编码为格雷码(GrayCode),另外由于最大数与最小数之间也仅一位数不同,即“首尾相连”,因此又称循环码或反射码。在数字系统中,常要求代码按一定顺序变化。例如,按自然数递增计数,若采用8421码,则数0111变到1000时四位均要变化,而在实际电路中,4位的变化不可能绝对同时发生,则计数中可能出现短暂的其它代码(1100、1111等)。在特定情况下可能导致电路状态错误或输入错误。使用格雷码可以避免这种错误。 ...

  MK6CAjfbcKQ2   2024年08月06日   58   0   0 Verilog

目录 verilog/systemverilog中sram的实现 sram的基本知识 verilog/systemverilog中sram的实现 单口SSRAM(同步SRAM) 单时钟简双口SSRAM(同步SRAM) 单时钟真双口SSRAM(同步SRAM) 双时钟简双口SSRAM(同步SRAM) 双时钟真双口SSRAM(同步SRAM) 多bankSRAM verilog/systemverilog中sram的实现 sram的基本知识 SRAM即静态随机存取存储器,它是随机存取存储器的一种。所谓的“静态”,是指这种存储器只要保持通电,里面储存的数据就可以一直保持。在IC设...

  MK6CAjfbcKQ2   2024年08月06日   63   0   0 Verilog

目录 fifo的基本原理 基于计数器的同步fifo实现(1) 基于计数器的同步fifo实现(2) 基于高位扩展法的fifo实现 fifo的基本原理 FIFO(firstinfirstout),即先进先出存储器,功能与数据结构中的队列相似。在IC设计中,FIFO常用来缓冲突发数据,流式数据与块数据的转换等等。比如上图中,在两个block之间,通过输入命令fifo来缓存block1的输入请求命令。 基于计数器的同步fifo实现(1) 在这种fifo实现方法中,我们用读写计数(或者说读写指针)来实现fifo的读写。 初始读计数rd_cnt=0,写计数wr_cnt=0,fifo中数...

  MK6CAjfbcKQ2   2024年08月06日   68   0   0 Verilog

目录 仿真软件选择 使用iverilog的基本步骤 仿真软件选择 学习verilog或者systemverilog过程中,使用那种仿真软件?当然最好是使用synopsys的vcs+verdi的组合,功能强大,而且大部分公司也使用synopsys的eda软件,如果熟练掌握vcs+verdi对以后工作中使用它们也是有很大帮助。但是这两个软件安装比较复杂,需要授权,网上的很多教程我也尝试了,但都没有成功,最终无奈放弃。 也可以使用modelsim进行仿真,modelsim的安装可以参考modelsim2020.4SE安装教程超详细,另外还可以使用vscode+modelsim的组合...

  MK6CAjfbcKQ2   2024年08月06日   36   0   0 Verilog
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