时钟，又见时钟。 汇总篇： Xilinx平台AuroraIP介绍（汇总篇） 目录 前言 为什么每次都将时钟和复位单独拿出来讲？ 对于我们使用Xilinx或其他的成熟IP而言，IP相当于一个黑匣子，内部实现的逻辑功能我们知道，但是控制不了，只能默认OK；一般而言，成熟IP都是经过反复验证和使用，确实没有什么问题。所以，IP能不能用，首先要做的就是确保时钟和复位。 如果初始化不成功，我们也只能从这两个方面入手检查。 Aurora核的时钟 打开Aurora配置界面，我们可以看到有三个时钟： 参考时钟、initclock、DRPCLOCK，如下图所示： 对应到代码： inputINIT_CLK_...

时钟，又见时钟。 顺便带上复位。 汇总篇： Xilinx平台SRIO介绍（汇总篇） 一、IP核时钟 PHY（物理层）在两个时钟域上运行: phy_clk：核主要的时钟； gt_pcs_clk：用于串行收发器接口。 gt_clk不会被PHY使用，但会被串行收发器接口使用。 gt_pcs_clk是gt_clk的速率的一半。 按照一般规则，phy_clk等于(gt_clk操作链路宽度)/4。因此,对于一个运行在2x的核来说，phy_clk是gt_clk频率的一半。如果核训练降到1x模式下，phy_clk必须切换到gt_clk速率的四分之一。串行收发器还需要一个使用收发器专用时钟引脚的参考时钟(r...