理解FPGA所需的基础知识

逻辑代数，逻辑真值表

与，或，非。

组合逻辑电路

不包括记忆与原件，输出仅仅取决于当时的输入。内部由逻辑函数的逻辑门和导线构成。
任何逻辑电路都可以由积之和的表达式来确定。

时序逻辑电路

输出取决于当前的输入和之前的状态。
可以用有限状态机的模型来描述时序逻辑电路。

同步电路的设计

触发器

用作时序电路的记忆原件。DFF由主从锁存器构成。一个时序周期内只有一个触发器工作——主锁存器工作时存入当前的输入，从锁存器工作时从内部输出。

建立时间和保持时间

未来防止DFF亚稳态导致输入不确定。需要将输入在时钟变化的时刻保持一段时间不变化——保持稳定。

时序分析

时序分析保罗对设计地电路的建立时间和保持时间进行分析。
时序验证主要是评估设计电路的延迟是否满足时序约束。

单向时钟同步电路

同一时钟的同一边沿同步动作。
为了保证所有的FF同步，需要控制时钟抖动和漂移。
抖动：时钟信号的变形。
漂移：时钟信号到达时间的错位。